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PIC18C601/801
DS39541A-page 278
Advance Information
2001 Microchip Technology Inc.
FIGURE 22-8:
8-BIT PROGRAM MEMORY FETCH TIMING DIAGRAM
Operating Conditions: 2.0V <VCC <5.5V, -40°C <TA <125°C, FOSC max = 25MHz, unless otherwise stated.
TABLE 22-7:
8-BIT PROGRAM MEMORY FETCH TIMING REQUIREMENTS
Param
No.
Symbol
Characteristics
Min
Typ
Max
Units
150
TadV2alL
Address out valid to ALE
↓ (address setup time)
0.25TCY-10
——
ns
151
TalL2adl
ALE
↓ to address out invalid (address hold time)
5
——
ns
161
ToeH2adD
OE
↑ to AD driven
0.125TCY-5
——
ns
162
TadV2oeH
LS data valid before OE
↑ (data setup time)
20
——
ns
162A
TadV2oeH
MS data valid before OE
↑ (data setup time)
0.25TCY+20
——
ns
163
ToeH2adl
OE
↑ to data in invalid (data hold time)
0
——
ns
166
TalH2alH
ALE
↑ to ALE↑ (cycle time)
—
0.25TCY
—
ns
170
TubH2oeH
BA0 = 0 valid before OE
↑
0.25TCY-10
——
ns
170A
TubL2oeH
BA0 = 1 valid before OE
↑
0.5TCY-10
——
ns
Q1
Q2
Q3
Q4
Q1
Q2
OSC1
ALE
OE
Address
Data
170
161
162
163
AD<7:0>
Address
A<19:8>
Address
162A
BA0
Data
170A
CS1
CS2
or CSIO
151
150
166
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